1. Kuliah Rangkaian Digital: Oleh :Amin Nuryanto NIM ;DTI 201005Teknik InformatikaSTMIK WIDYA UTAMA PURWOKERTO 2. PENDAHULUAN Logika kombinasi => rangk.logika yang outputnya hanyatergantung pada kombinasi input-inputnya saja. Deskripsi rangk.logika kombinasi dapat dilakukan denganmenggunakan persamaan logika. Secara umumpersamaan logika diklasifikasikan ke dalam 2 bentukyakni Sum Of Product (SOP) dan Product Of Sum (POS) 3. SUM OF PRODUCT (SOP) Mengekspresikan operasi OR dari suku-suku berbentuk operasiAND (Operasi OR terhadap AND). Contoh : F= ABC + ABC + ABC + ABC (bentuk Standar) m3m7 m4 m6minterm (m) F= AB + BC + A (bentuk tidak standar) 4. TABEL KEBENARAN F= ABC + ABC + ABC + ABC ABC F 000 0 001 0 010 0 011 1m3 = ABC 100 1m4 = ABC 101 0 110 1m6 = ABC 111 1m7 = ABC 5. PRODUCT OF SUM (POS) Mengekspresikan operasi AND dari suku-suku berbentukoperasi OR (Operasi AND terhadap OR). Contoh : F= (A+B+C)(A+B+C)(A+B+C)(A+B+C) M3 M6M4 M1 Maxterm (M) 6. TABEL KEBENARANF= (A+B+C)(A+B+C)(A+B+C)(A+B+C) AB C F 00 0 1 00 1 0 M1 = ABC 01 0 1 01 1 0 M3 = ABC 10 0 0 M4 = ABC 10 1 1 11 0 0 M6 = ABC 11 1 1 7. METODE PETA KARNAUGHLangkah –langkah :1. Persamaan dalam bentuk standar2. Menyusun petak-petak sebanyak 2n (n =input) AB 00 01 11AB 00 01 11 1010 CDC 0 m0 m2 m6 m4 00 m0 m4 m12 m8 1 m1 m3 m7 m5 01 m1 m5 m13 m9 11m3 m7 m15 m1110 m2 m6 m14 m10 8. 3. Masukkan minterm persamaan ke dalam petak-petak yang sesuai (gunakan simbol 1 untukminterm yang masukkan)AB 01 11 10C 00AB 00 01 1110 0 0 0 1 1 CD 1 0 1 1 000 0 0 0 001 0 0 0 011 110 1ABCDABCD100 10 0ABCDABCDBCD ABCF = BCD + ABC 9. 4. Memberi tanda Lup (kalang/kurung)pada minterm yangterisolasi. Gabungkan minterm yang saling berdekatansecara horisontal dan vertikal jika jumlahnya 2k (k=1,2,3,..) AB 0001 11 10 ABCCABC 0 0 011 ABCABC10 110 BC AC F = BC +AC 10. 5. Membuang variabel yang berbeda, kemudian variabel yang sama digunakan sebagai suku persamaan dari gabungan minterm yang diperoleh dibuangdibuang AB 00 01 1110ABC CABCABC0 0 011ABC 1 0 110AC BC F = BC + AC 11. PRAKTEK PART 6 Simulasikandengan DSCH2 penyederhanaan persamaan dengan peta Karnaugh dari persamaan berikut ini : 12. Logikasekuensi = rangkaian logika yangoutputnya tergantung input dan juga outputsebelumnya. Contoh Aplikasi rangkaian sekuensi pada transferdata komputer dari 1 tempat ke tempat lain secaraberurutan sehingga memerlukan rangkaiansekuensi untuk menangani transfer tersebut. Rangkaian sekuensi sederhana misalnya Flip-Flop. Flip-Flop merupakan elemen rangkaian logikasekuensi yang berfungsi menyimpan 1 bit,sehingga disebut juga Memori 1 bit 13. FLIP-FLOP Flip-Flop adl rangkaian digit yang mempunyai duaoutput (saling berlawanan) Jalan masuk : R (Reset), S (Set), T (Toggle/Trigger) Digunakan sebagai unsur-ingatan (memory) Dibangun oleh 2 NAND / 2 NORQKeluaran NormalMasukkan FFQKeluaran Tidak Normal 14. MEMBANGUN FLIP-FLOP DARI PINTU2 NANDA B A.B A.B+ A0 0 01F B0 1 01-1 0 011 1 10S P Q Q QQS R Q Q Q Q0 0 1 0 1 0 010 1 1 0 1 1 01P 0 1 10 0 10 0 1 0 S=0 R=1S=0 S=1 R=11 1 10Gb.1a 0 0 11 Gb.1b 15. GB. 1A 2 Pintu NAND yang saling terkopel Diketahui S = 0; R = 1. Jadi Q = 1, dan Q = 0 Jikalau S = 0, maka Q = 1, tak peduli sinyal pada P. Kalau Q = 1 maka kedua input NAND kanan = 1, Q = 0 16. Gb. 1b• Diketahui S = 0; R = 1. diubah menjadi S = 1; R = 1 makatidak ada perubahan di output. Jadi Q dan Qmempertahankan apa yang digenggamnya, yaitu :Kondisi S = 0, R = 1 dan Kondisi S = 1, R = 0• Kedua kondisi tersebut digenggam (diingat) dioutput, jikalau sesudah terjadi sesuatu kondisi kedua inputkita jadikan 1• Karena itu S = 1, R = 1 kita namai Kondisi mantap (stabil)atau Kondisi Ingatan• Dalam kondisi S = 1, R = 1, maka keadaan yang ada pada Qdan Q ditetapkan oleh keadaan sebelum terjadinya S = 1, R=1• Dalam kondisi S = 0, R = 0, maka keadaan yang ada pada Q=1 dan Q = 1, kondisi ini tidak dipakai (kondisi terlarang) 17. FLIP – FLOP RSSQRQGb.2 Gb. 1b dinamai Flip-Flop RS, dapat dipakai sebagai ingatan(memory atau storage) yang dinamai grendel (latch). Gb. 1bdapat disederhanakan menjadi Gb. 2 S = Set (Pasang), R = Reset (Lepas) Unsur ingatan = Misal, bahwa suatu kombinasi sinyal inputmenimbulkan kombinasi sinyal output Q = 1, Q = 0. Kalaukemudian sinyal masukan diubah, keluaran masih tetapbertahan dalam kondisi semula (tidak berubah), makasistem itu sudah merupakan suatu ingatan (memory) 18. MEMBANGUN FLIP-FLOP DARI PINTU2 NOR+ A B A+B A+B AF 0 0 01 B- 0 1 101 0 101 1 10QQ Q QR P Q Q S R Q Q1 1 0 1 1 0 101 0 0 1 0 0 10P1 1 0 1 0 1 01S=0 R=1 0 0 01 S=0 R=1 R=0Gb.3a 1 1 00 Gb.3b 19. GB. 3A 2 Pintu NOR yang saling terkopel Diketahui R = 1. Jadi Q = 0, dan Q = 1, tak peduli sinyal padaP Kalau Q = 0 maka kedua input NAND kanan = 0, Q = 1 20. Gb. 3b• Diketahui S = 0; R = 1. diubah menjadi S = 1; R = 1 makatidak ada perubahan di output. Jadi Q dan Qmempertahankan apa yang digenggamnya, yaitu :Kondisi S = 0, R = 1 dan Kondisi S = 0, R = 0• Kedua kondisi tersebut digenggam (diingat) di output,jikalau sesudah terjadi sesuatu kondisi kedua input kitajadikan 0• Karena itu S = 0, R = 0 kita namai Kondisi mantap (stabil)atau Kondisi Ingatan• Dalam kondisi S = 1, R = 1, maka keadaan yang ada pada Qdan Q ditetapkan oleh keadaan sebelum terjadinya S = 0, R=0• Dalam kondisi S = 1, R = 1, maka keadaan yang ada pada Q=0 dan Q = 0, kondisi ini tidak dipakai (kondisi terlarang) 21. FLIP-FLOP S-R Clocked Set Reset Flip-flop = ditambah input Clock untuksinkronisasi atau pengaktifan. Input Preset = untuk memberikan set awal dan aksinyatidak terpengaruh oleh Clock. Input Clear = memberikan reset awal dan aksinya tidakterpengaruh oleh Clock. Pulsa sinkronisasi Clock hanya berpenagruh terhadapinput S dan R S dan R akan memberikan pengaruh pada watak flip-flopjika ada input Clock 22. RANGKAIAN FLIP-FLOP S-R PRESET SQ CLOCKQ R CLEAR Gambar 1 23. CLOCK Level Logika Tepi Naik Tepi Turun(Positive Edge) (Negative Edge)Tegangan 12 3 4 5 1Positif 01 (s)LebarPeriodePulsaPulsaGambar 2 Pengaktifan elemen logika yang dilakukan oleh Clockterjadi pada kondisi pulsa Naik (0 ke 1) atau Turun (1 ke 0) Positive-edge trigerred = elemen yang diaktifkan pada tepinaik Negative-edge trigerred = elemen yang diaktifkan pada tepiturun 24. SIMBOL FLIP-FLOP S-RPRESETPRESET SQ SQSQCLOCK CLOCK RQ RQRQ CLEAR CLEARa. Flip-Flop Sederhana b. Positive-edge trigerred c. Negative-edge trigerredInput preset dan Clear Input preset dan Clear jenis active-highjenis active-lowGambar 3 25. DIAGRAM WAKTU FLIP-FLOP S-R PRESET DAN CLEARDIAKTIFKAN Level Logika 1 2 3 4 5 6 7 8 9 Clock Set Reset Preset Clear Q Q t (s)Gambar 4 26. DIAGRAM WAKTU FLIP-FLOP S-R TANPA PRESET DANCLEAR Level Logika 1 2 3 4 5 6 7 8 9 Clock Set Reset Q Q t (s)Gambar 5 27. GAMBAR 4 Jenis Positive-edge trigerred (Pulsa Clock diberi tandapanah pada posisi naik/positif) Keadaan awal output flip-flop Q=0, sedangkan keadaanoutput berikutnya ditentukan atas dasar keadaan-keadaaninput yang diberikan. Pd sisi naik clock ke-1, nilai S=0, R=0, Preset=0 danClear=0, karena keadaan awal Q=0 maka pada keadaan ini(clock ke-1) tidak terjadi perubahan (Q=0) Pd interval clock ke-1 dan clock ke-2 nilai preset=1 akanmemberikan nilai output tinggi (Q=1), walaupun nilai clockbelum sampai keadaan pengaktifan. Pd sisi naik clock ke-2, nilai S=0, R=0, Preset=0 danClear=0, karena keadaan awal Q=1 maka pada keadaan ini(clock ke-2) tidak terjadi perubahan (Q=1) 28. Pd Interval clock ke-2 dan clock ke-3, nilai clear=1,menyebabkan output flip-flop reset (Q=0) Pd sisi naik clock ke-3, nilai S=0, R=0, Preset=0 danClear=0, karena keadaan awal Q=0 maka pada keadaan ini(clock ke-3) tidak terjadi perubahan (Q=0) Pd sisi naik clock ke-4, nilai S=1, R=0, maka menyebabkanoutput flip-flop tinggi (Q=1) Pd sisi naik clock ke-5, nilai S=0, R=1, maka menyebabkanoutput flip-flop reset (Q=0) Pd sisi clock ke-6 s/d 9, nilai S=1, R=0, preset=0 danclear=0, menyebabkan keadaan output flip-flop set (Q=1) 29. PRAKTEK 7Buatlah rangkaian FF dgn menggunakan IC 7400(lihat di Folder GB IC) dgn ketentuan1.No_absen 1 - 10 gerbang 1 dan gerbang 22.No_absen 11 – 20 gerbang 3 dan gerbang 44312 30. FLIP-FLOP J-K Kelemahan Flip-flop S-R = Muncul output yang tidak dapatdidefinisikan ketika input S dan R tinggi (1) untuk jenis NOR daninput S dan R rendah (0) untuk jenis NAND.PRESET PRESET PRESETJ S JQ JQ QCLOCKCLOCKCLOCKKQRCLEARKQ KQ CLEARCLEAR b. Positive-edge trigerred c. Negative-edge trigerreda. RangkaianInput preset dan Clear Input preset dan Clear Flip-Flop J-K jenis active-high jenis active-low Gambar 1 31. DIAGRAM WAKTU FLIP-FLOP J-K PRESET DAN CLEARDIAKTIFKAN Level Logika 1 2 3 4 5 6 7 8 9 Clock J K Preset Clear Q Qt (s) Gambar 2 32. DIAGRAM WAKTU FLIP-FLOP J-K TANPA PRESET DANCLEAR Level Logika 1 2 3 4 5 6 7 8 9 Clock J K Q Q t (s)Gambar 3 33. GAMBAR 2 Jenis Positive-edge trigerred (Pulsa Clock diberi tandapanah pada posisi naik/positif) Keadaan awal output flip-flop Q=0, sedangkan keadaanoutput berikutnya ditentukan atas dasar keadaan-keadaaninput yang diberikan. Pd sisi naik clock ke-1, nilai J=0, K=0, Preset=0 danClear=0, karena keadaan awal Q=0 maka pada keadaan ini(clock ke-1) tidak terjadi perubahan (Q=0) Pd interval clock ke-1 dan clock ke-2 nilai preset=1 akanmemberikan nilai output tinggi (Q=1), walaupun nilai clockbelum sampai keadaan pengaktifan. Pd sisi naik clock ke-2, nilai J=0, K=0, Preset=0 danClear=0, karena keadaan awal Q=1 maka pada keadaan ini(clock ke-2) tidak terjadi perubahan (Q=1) 34. Pd Interval clock ke-2 dan clock ke-3, nilai clear=1,menyebabkan output flip-flop reset (Q=0) Pd sisi naik clock ke-3, nilai J=0, K=0, Preset=0 danClear=0, karena keadaan awal Q=0 maka pada keadaan ini(clock ke-3) tidak terjadi perubahan (Q=0) Pd sisi naik clock ke-4, nilai J=1, K=0, maka menyebabkanoutput flip-flop tinggi (Q=1) Pd sisi naik clock ke-5, nilai J=0, K=1, maka menyebabkanoutput flip-flop reset (Q=0) Pd sisi clock ke-6, nilai J=1, K=0, preset=0 dan clear=0,menyebabkan keadaan output flip-flop set (Q=1) 35. Pd sisi clock ke-6, nilai J=1, K=1, preset=0 dan clear=0,menyebabkan keadaan output komplemen/kebalikan outputsebelumnya (Q=0). Keadaan ini sampai clock 8 Pd sisi clock ke-8, nilai J=1, K=1, preset=0 dan clear=0,menyebabkan keadaan output komplemen/kebalikan outputsebelumnya (Q=1). Pd sisi clock ke-9, nilai J=1, K=0, preset=0 dan clear=0,menyebabkan keadaan output tetap tinggi (Q=1) 36. KEKURANGAN FLIP-FLOP J-K Pd pemberian sinyal J dan K diberikan bersamaan dengan sinyal clockpemicu akan terjadi masalah. Misalnya:Flip-flop J-K akan dioperasikan pada keadaan Set, shg input Jdiberi keadaan Tinggi (J=1) dan Input K rendah (K=0). Pd umumnyasinyal pemicu flip-flop termasuk sinyal input ketika diumpankan keinput flip-flop tidak langsung bernilai tinggi (1), tapi memerlukan waktutertentu dalam mencapai keadaan stabil.1 2 34 PRESET1Clock0 KQ0t (s) CLOCK1JQJ0t (s)CLEARKeadaanKeadaan tak tentutak tentu Untuk clockke-1Gambar 4 37. Gambar 4 Jika keadaan input J diberikan bersamaan denganmunculnya tepi naik dari clock maka sinyal J kemungkinanmasih pada tingkat perubahan dari 0 ke 1 sehingga nilainyabelu tentu, sementara secara bersamaan tepi naik clockmengaktifkan flip-flop yang akan mengubah keadaanoutputnya.Kondisi ini menyebabkan output flip-flopmenjadi tidak tentu karena berubah ketika keadaan input Jyang juga tidak menentu. Untuk mengatasi masalah tersebut maka perlu diusahakanagar selama input J dalam fase perubahan, pengaktifan flip-flop ditunda sampai keadaan J mantap bernilai 1, misalnyadiaktifkan setelah pulsa clock ke-1 bernilai 0 atau diaktifkanpada tepi naik pulsa clock berikutnya. Salah satu cara untuk memperoleh keadaan tersebutadalah dengan membangun flip-flop J-K dengankonfigurasi master-slave. 38. JJ Q J Q QClock KKQK Q Q MASTER SLAVE Gambar 5. Rangkaian flip-flop J-K master-slave Jika clock bernilai rendah (0) maka flip-flop J-K masterakan tidak aktif, tetapi karena input clock flip-flop J-K slavemerupakan komplemen dari clock flip-flop master makaflip-flop slave menjadi aktif, dan outputnya mengikutioutput flip-flop J-K master. Jika clock bernilai tinggi (1), flip-flop master aktif sehingaoutputnya tergantung pada input J dan K, pada sisi lain flip-flop slave menjadi tidak aktif karena clock pemicunyabernilai rendah (0) 39. Jika input J diberikan bersama-sama dengan tepi naikpulsa pemicu, flip-flop master akan bekerja terlebih dahulumemantapkan inputnya selama munculnya tepi naik sampaiclock bernilai rendah (0). Setelah clock bernilai rendah (0),flip-flop master akan tidakaktif dan flip-flop slave bekerja menstransfer keadaanoutput flip-flop master ke output flip-flop slave yangmerupakan output flip-flop secara keseluruhan. Teknik ini akan menjaga pemicuan suatu flip-flop dilakukanketika input-inputnya sudah mantap. 40. FLIP-FLOP D (DATA) Flip-flop yang sering digunakan untuk menyimpan data Dibangun dengan Flip-flop S-R PRESET PRESETDQ D SQCLOCK CLOCK Q RQ CLEARCLEARa. Rangkaian Flip-Flop D b. Simbol Flip-Flop DGambar 1 41. DIAGRAM WAKTU FLIP-FLOP D PRESET DAN CLEARDIAKTIFKAN Level Logika 1 2 3 4 5 6 7 8 9 Clock D Preset Clear Q Qt (s)Gambar 2 42. DIAGRAM WAKTU FLIP-FLOP D TANPA PRESET DAN CLEAR Level Logika 1 2 3 4 5 6 78 9 Clock D Preset Clear Q Q Level t (s) Logika 1 2 3 4 5 6 78 9 Clock D Q Q t (s)Gambar 3 43. GAMBAR 2 Jenis Positive-edge trigerred (Pulsa Clock diberi tandapanah pada posisi naik/positif) Keadaan awal output flip-flop Q=0, sedangkan keadaanoutput berikutnya ditentukan atas dasar keadaan-keadaaninput yang diberikan. Pd interval clock ke-1 dan clock ke-2 nilai preset=1,nilaiD=rendah (0) maka akan memberikan nilai output rendah(Q=0) Pd interval clock ke-3 dan clock ke-4, nilai D=tinggi (1)maka akan memberikan nilai output tinggi (Q=1). Tapisebelum mencapai sisi naik clock ke 5 terdapat nilaiClear=1 sehingga Q=0 sampai clock 6 Pd clock 6 nilai D=1 sehingga Q=1 Pd clock 7 nilai D=0 sehingga Q=0 Pd clock 8-9 nilai D=1 sehingga Q=1 44. FLIP-FLOP D AKAN BERNILAI TINGGI(1) JIKA INPUTNYA TINGGI (1) DANBERNILAI RENDAH (0) JIKA INPUTNYARENDAH (0) 45. LATIHAN Lakukan percobaan untuk menyelidiki watak flip-flop Dmenggunakan IC 7474 (Buka file 7474_TES.SCH) 46. FLIP-FLOP T (TOGLING) Togling = berguling Dibangun dengan Flip-flop J-KPRESET PRESET TQT JQ CLOCKCLOCKQKQCLEAR CLEARa. Rangkaian Flip-Flop Tb. Simbol Flip-Flop T Gambar 1 47. DIAGRAM WAKTU FLIP-FLOP T PRESET DAN CLEARDIAKTIFKAN Level Logika 1 2 3 4 5 6 7 8 9 Clock T Preset Clear Q Qt (s) Gambar 2 48. DIAGRAM WAKTU FLIP-FLOP T TANPA PRESET DANCLEAR Level Logika 1 2 3 4 5 6 7 8 9 Clock T Q Qt (s)Gambar 3 49. DIAGRAM WAKTU FLIP-FLOP T TANPA PRESET DANCLEAR Level Logika 1 2 3 4 5 6 7 8 9 Clock T Q Qt (s)Gambar 3 50. GAMBAR 2 Jenis Positive-edge trigerred (Pulsa Clock diberi tandapanah pada posisi naik/positif) Keadaan awal output flip-flop Q=0, sedangkan keadaanoutput berikutnya ditentukan atas dasar keadaan-keadaaninput yang diberikan. Pd interval clock ke-1 dan clock ke-2 nilai preset=1 makaakan memberikan nilai output tinggi (Q=1) Pd clock 2 nilai T=0 sehingga output sama dengan kondisisebelumnya (Q=1) Pd clock 3 nilai T=1 sehingga output kebalikan dengankondisi sebelumnya (Q=0) Pd clock 4 nilai T=1 sehingga output kebalikan dengankondisi sebelumnya (Q=1) Pd interval clock ke-4 dan clock ke-5, nilai clear = 1 sehingaoutput rendah (0) Pd clock 5 nilai T=0 sehingga output bernilai tetap dengankondisi sebelumnya (Q=0) 51. Pd clock 6 nilai T=1 sehingga output kebalikan dengankondisi sebelumnya (Q=1) Pd clock 7 nilai T=0 sehingga output sama dengan kondisisebelumnya (Q=1) Pd clock 8 nilai T=1 sehingga output kebalikan dengankondisi sebelumnya (Q=0) Pd clock 9 nilai T=1 sehingga output kebalikan dengankondisi sebelumnya (Q=1) 52. JIKA FLIP-FLOP T DIPERTAHANKAN TINGGI MAKASETIAP PERUBAHAN PULSA CLOCK AKANMENYEBABKAN KEADAAN OUTPUTNYA BERUBAH 53. DALAM BANYAK APLIKASI DIPERLUKAN ELEMEN YANG MEMILIKI WATAK TOGGLE(SAKLAR DUA KEADAAN) YAITU OUTPUTNYA BERUBAH SETIAP INPUT CLOCKDIUMPANKAN.Implementasi elemen tersebut dapat dilakukan dengan a.l:Menggunakan Flip-Flop J-K yang membentuk konfigurasi Flip-Flop Tdengan T=1Menggunakan Flip-Flop D yang komplemen outputnya diumpankan keinput D T T QOUTPUTT=1 J Q OUTPUT CLOCKCLOCK INPUT QINPUT K Q(a) (b) D Q OUTPUT CLOCK INPUT Q (c) Gambar 4. Rangkaian Toggle dengan (a). FF-T (b). FF-JK (c). FF-D 54. PRAKTEK 91.Buat Rangkaian FF-D dengan menggunakan gerbangAND (IC 4011) No_absen 1 - 10 gerbang 1 dan gerbang 2 No_absen 11 – 20 gerbang 3 dan gerbang 4 55. 1423 56. PENCACAH Pencacah/ Counter merupakan rangk logikasekuensi yang berfungsi mencacah / menghitungjumlah clock yang masuk. Mnrt jml pulsa yang dapat dicacah, terdapat jenismodulo 2n (n=1,2,3,..) dan selain modulo 2n. Contoh Modulo – 4 => Pulsa ke-0, ke-1, ke-2, ke-3dan pada pulsa ke-4, output akan reset kembali ke0 Mnt pengaktifan elemen penyimpannya (flip-flop)ada 2: 1. Pencacah tak Serempak 2. Pencacah Serempak 57. PENCACAH TAK SEREMPAKPencacah tak sinkron (Asynchronous counter)Elemen2 FF bekerja tak serempakProsedur Perancangan Modulo 2n :1. Tetapkan Modulo2. Tentukan Jumlah dan Jenis FF yang digunakan3. Lakukan Pengaturan FF4. Berikan Input Pencacah5. Hub Output FF Kiri dengan Input FF dikanannya6. Ambil Output Pencacah melalui output FF (Output FF paling kiri LSB dan yang paling kanan MSB) 58. Tabel kebenaran modulo-16 FF4 FF3 FF2 FF1 FFF3 FF2 FF1 F0 0 0 00 0 0 000 0 0 11 0 0 110 0 1 020 0 1 13 0 1 020 1 0 04 0 1 130 1 0 150 1 1 06 1 0 040 1 1 17 1 0 151 0 0 08 1 1 061 0 0 191 0 1 0101 1 171 0 1 1111 1 0 0121 1 0 1131 1 1 0141 1 1 115 59. PENCACAH TAK SEREMPAKProsedur Perancangan selain Modulo 2n :1. Tetapkan Modulo2. Tentukan Jumlah dan Jenis FF yang digunakan3. Lakukan Pengaturan FF4. Berikan Input Pencacah5. Hub Output FF Kiri dengan FF dikanannya6. Ambil Output Pencacah melalui output FF (Output FF paling kiri LSB dan yang paling kanan MSB)7. Susun tabel kebenarannya8. Tambah gerbang untuk memberi nilai reset pada output 60. PRAKTEK 10 BUKA FILE COUNT_ASYN_M5.SCH BUATLAH COUNT_ASYN MODULO-12 dan MODULO-16,No absen 1 sampai 10 menggunakan FF JKNo absen 11 sampai 20 menggunakan FF D 61. REGISTERElemen yang terdiri dari beberapa flip-flop yang berguna untuk menyimpan suatu keadaan biner yang panjangnya lebih dari satu bit.Register dibagi 2 :1. Register Pararel2. Register Geser 62. Register Pararel Memasukkan dan mengeluarkan data secarabersamaan/serempak 63. REGISTER GESER Penyimpanan data secara seri dan penginputan data bitdemi bit. Memindahkan data dari input ke output dilakukan denganmenggeser bit yang ada di dalam elemen-elemennya. 64. ADDERPenjumlah Biner => Melakukan operasi penjumlahan bilangan binerAdder dibagi 2 :1. Half Adder2. Full Adder 65. HALF ADDER Rangk. PenjumlahINPUT OUTPUT yang tidak menyertakan A B S Cn bawaan sebelumnya0 0 0 0 (previous carry) pada inputnya 0 1 1 0 1 0 1 0A= Augend(bil.yg dijmlh) 1 1 0 1B=Addend(bil.penjmlh)S=Sum(Hasil penjmlhn)Cn=Next Carry (bawaanberikutnya) 66. FULL ADDER Rangk. PenjumlahINPUT OUTPUT yang menyertakan bawaan sebelumnya A B CpS Cn (previous carry) pada inputnya 0 0 0 0 0 0 0 1 1 0A= Augend(bil.yg dijmlh) 0 1 0 1 0B=Addend(bil.penjmlh)0 1 1 0 1S=Sum(Hasil penjmlhn)1 0 0 1 0Cp=Previous carry(bawaan 1 0 1 0 1sebelumnya)Cn=Next Carry (bawaan1 1 0 0 1berikutnya)1 1 1 1 1 67. PRAKTEK 12 Buatlah rangkaian Pencacah Serempak Modulo-9, Modulo-15dan Modulo-14, dengan menggunakan Flip-flop :NIM Genap Flip-Flop TNIM Ganjil Flip-Flop J-K Dikumpulkan dengan tugas praktek pertemuan setelah UTSsampai pertemuan 12. Terakhir dikumpulkan ke Ketua Kelas pada saat Ujian AkhirSemester Praktek (tgl 25 Juni 2010)